一、SCA 是什么：一分钟看懂想象一条单向单车道的高速公路（传统 NAND 接口）：货车（数据）要过，客车（命令/地址）也要过，全挤在 DQ[7:0] 这 8 根线上轮流走。车道限速提得再高（IO 速度提升），客车还是得一辆辆排队过——车流中客车占比太高，数据”有效运力”就上不去。落到真实芯片上就是：NAND IO 速度一提再提，命令/地址传输时间却没能同步缩短，IO 效率反而被拖垮，成了存储性能的瓶颈。 SCA（Separate Command Address，命令地址分离）就是在旁边加修一条专用辅道（CA[1:0] 两根线）：客车全走辅道，主道只跑货车。 传统 NAND 接口 vs SCA 接口 这样多通道（way-interleaving）工作时：A 芯片在主道卸货的同时，B、C、D 芯片的”报单”已经在辅道上办完了——命令传输时间被”藏”进了数据传输时间里，总时间开销明显缩短。 一句话：SCA 把控制面（命令/地址）和数据面（页数据）彻底分开，控制面走 CA 总线，数据面仍走 DQ/DQS。新一代 NAND 产品陆...

前言：把内存芯片拆开看上一篇把带宽的账算清了：带宽 = 位宽 × 数据率。公式很简单，但结尾留了个悬念——位线、字线、Bank、行缓冲，内存条内部到底是怎么组织的？延迟到底花在哪？ 这一篇就打开内存芯片的外壳，看看里面的组织方式：Bank、行缓冲、三步访问时序、刷新，最后再把 SDRAM 到 DDR5 二十多年的演进史串一遍。 看完你会明白两件事：为什么内存延迟是几十纳秒而不是零；为什么每一代 DDR 都能”莫名”翻倍提速。 一、芯片内部：一座分阅览室的图书馆一颗 DRAM 芯片并不是一整块大阵列，而是切成了多个 Bank（存储库）——每个 Bank 都是一个独立的小阵列，自带一套行译码器（Row Decoder）和灵敏放大器（Sense Amplifier），可以独立干活。 DRAM 芯片的组织方式：多个独立 Bank，每个 Bank 是行 × 列的单元矩阵，打开一行后整行数据进入行缓冲 再把一个 Bank 放大看：它就是第一篇讲过的 1T1C 单元排成的行 × 列矩阵。 字线（Word Line）：接一行单元的晶体管栅极，由行译码器驱动——选中一条...

前言：给”马路”算账第一篇我们说过：带宽像马路——宽度越宽、车速越快，单位时间通过的车越多。 当时只是打个比方。这一篇，我们把这条马路的数学补上： 带宽 = 位宽 × 数据率 就这一行公式，能算出内存条、HBM、SSD 的所有标称带宽。不信？我们一个一个来。 一、先搞懂两个词：位宽和数据率位宽：马路的宽度位宽（Bus Width），指总线一次能同时传多少个 bit。内存条是 64 位——一次传 64 个 bit，也就是 8 个字节。 数据率：马路上车流的节奏数据率（Data Rate），指每秒能传多少”拍”（每拍传一个位宽的数据），单位是 MT/s（Mega Transfers per second，每秒百万次传输）。 DDR5-6400 名字里的”6400”，指的就是 6400 MT/s——每秒约 64 亿次传输。 二、DDR：为什么叫”双倍数据率”**DDR（Double Data Rate，双倍数据率）**这个名字里，藏着一个小聪明。 早期的 SDRAM，一个时钟周期只在上升沿传一次数据——时钟每秒跳多少个周期，就传多少次，单位用 MHz。 D...

前言：从砖块到大楼上一篇我们把三种存储单元拆开看了：SRAM 的锁存器、DRAM 的电容、NAND 的浮栅——那是”砖块”的故事。 但一台真实的计算机，从不会只用一种存储器。它把好几种存储器组装成一栋大楼：快的在上、慢的在下，贵的少放、便宜的多放，中间靠搬运工衔接。 这就是今天的主角：存储层级（Memory Hierarchy），江湖人称”内存金字塔”。 为什么要分层？因为世界上不存在又快、又大、又便宜的存储器。SRAM 快但贵，NAND 便宜但慢，谁也通吃不了——于是工程师让它们组队分工。 一、完整的金字塔：从寄存器到硬盘 完整的内存金字塔：寄存器、三级缓存、主内存、HBF、SSD 与硬盘——HBF 是新插入的层级 从上往下逐层看一遍。先说明：下面的数字都是典型量级，不同产品、不同年份差别很大，看数量级就好。 寄存器（Register）：CPU 内部直接装载数据的格子，延迟不到 1 纳秒，容量按 KB 甚至”个”来数——快到没朋友，也贵到没法按 GB 报价。 L1 / L2 / L3 缓存：全由 SRAM 组成。L1 延迟约 1ns、几十 K...

前言：兑现预告——差别就在”怎么存 1 个 bit”上一篇结尾我们说：接下来把”存储的最小单元”讲透——SRAM、DRAM 和 NAND，分别是怎么存 1 个 bit 的？ 你可能会想：这跟我有什么关系？关系很大。三种存储器的所有性格差异，几乎都写在它们的最小单元里： 为什么 CPU 缓存那么快，却只做得起几十 MB？ 为什么内存条隔几十毫秒就要”刷新”一次？ 为什么 SSD 断了电，数据还在？ 这三个问题的答案，都要从”存 1 个 bit”说起。 打个比方：存储器是大楼，存储单元就是砖块。砖块的形状和材质，决定了楼能盖多高、造价多贵、住得舒不舒服。今天我们就把三种砖块逐一拆开看。 一、SRAM：六个晶体管互相”锁死”SRAM（Static Random Access Memory，静态随机存取存储器），就是 CPU 里 L1/L2/L3 缓存的原材料。 它存 1 个 bit 的方式，是三种里面最”豪华”的——用 6 个晶体管（行话叫 6T 单元）。 两个反相器，首尾相接**反相器（Inverter）**是个”说反话”的装置：输入 1 它输出 0，输入 0...

前言：AI 时代，最难的不是”算”，而是”搬”你可能听过一个词：AI 大模型。这些模型的训练和推理，需要海量数据在芯片之间飞速流动。 有一个反直觉的事实：很多时候，限制 AI 速度的不是算力，而是数据搬运的速度。芯片算得再快，如果数据”喂”不上来，也只能干等。 为了打通这个瓶颈，存储行业最近推出了一个新概念——HBF（High Bandwidth Flash，高带宽闪存）。 但想真正理解 HBF，我们得先从最基础的内存说起：DRAM。 一、先认识 DRAM：计算机的”工作台”两种存储器：会”忘”的和不会”忘”的在进入正题前，先分清两类存储： 易失性（Volatile）：一断电，数据就没了，但速度非常快。代表就是 DRAM。 非易失性（Non-volatile）：断电后数据还在，但速度慢一些。代表是 NAND Flash（U 盘、SSD 里的那种）。 一个很形象的比喻： DRAM 就像工作台：放正在用的工具，伸手就拿，但收工后要清空。 NAND Flash 就像仓库：东西长期存放，但取用要走几步路。 内存金字塔：快慢贵廉的分工计算机里，存储是分层的，越靠上越快、越贵、容量越...

NAND Flash：我们身边的”数据仓库”什么是 NAND Flash？ 它是一种非易失性存储介质，就像一个不需要插电也能保存文件的”保险柜”——即使断电，数据也不会丢失。 无处不在的身影 U 盘、SD 卡、固态硬盘（SSD）、手机存储……从消费电子到工业设备，它几乎无处不在。 为什么选择它？ 速度快、体积小、功耗低、抗震性强，彻底改变了我们存储和使用数据的方式。 数据的最小容器：浮栅晶体管（Floating-gate MOSFET） 普通场效应管（MOSFET） 结构：单一控制栅极，如同普通的门 功能：仅控制电流通断，类似物理开关 特点：易失性，断电或撤去电压即恢复初始状态 浮栅晶体管（NAND 核心单元） 结构：控制栅极 + 悬浮”浮栅”结构 功能：通断控制 + 捕获电子并长期保存 特点：非易失性，电子一旦被浮栅捕获便很难逃逸 核心差异：浮栅（Floating Gate）的存在，让晶体管从”临时开关”进化为”永久记忆体”。 NAND Flash 核心原理：如何”写入”和”清空”数据？ 编程（Program）— 写入 '1' ...

Cell 物理结构：FGMOSNAND Flash 最基本的存储单元称为一个 Cell，每个 Cell 由一颗 FGMOS（浮栅型金属-氧化物-半导体场效应晶体管，Floating-gate MOSFET）构成。 相比普通 MOSFET，FGMOS 多了一层关键的 浮栅（Floating Gate）——它被上下两层氧化层包裹，形成一个物理上隔离的电子陷阱，可以长期束缚存储的电子。 Vth：Cell 的导通临界电压MOSFET 本质是一个电压控制的可变电阻：在栅极（Gate）与源极（Source）之间施加电压 Vgs，就能改变漏极（Drain）与源极之间的导通程度，进而影响读出的电压值。 Vgs 与导通状态的关系十分明确： Vgs < Vth → Cell 截止，无电流通过，读出电压为 0 Vgs ≥ Vth → Cell 导通，电流随 Vgs 增大而上升，读出电压也随之升高 Vth（阈值电压） 就是这个”刚好导通”的临界值。Vth 越高，说明需要更大的 Vgs 才能导通 Cell——导通难度越大。 浮栅如何调控 Vth？浮栅的根本功能是存储电子。通过改变存储的电子数...

Nand Training Feature NAND 设备在超过 800MT/s 的重载系统中应支持本章节所述的 Training 功能。 Nand Training Type ZQ Calibration DCC Training Read DQ Training Write DQ Training WDCA(Option) Internal VrefQ ZQ CalibrationZQ Calibration 介绍ZQ Calibration 是一种电子调整过程，用于精确设定芯片 I/O 接口的电阻值，确保高速数据传输中信号的清晰与稳定。其原理类似于调音师用标准音叉校准乐器 —— ZQ Calibration 以一个外部精密参考电阻为基准，校准芯片内部电路的阻抗，使芯片在各种环境变化下都能保持最佳性能。 作为一个动态、持续的过程，内存控制器会在初始化、退出低功耗状态或定期发起 ZQ Calibration 命令，让内存芯片根据实时温度和电压重新校准，确保从轻载到重载的全工况下均处于最佳状态。 核心功能： 动态阻抗匹配 补偿环境温度 提升系统稳定性 ...

从 SLC 看 Vth 分布阈值电压（Vth）是 NAND Cell 导通/截止的临界电压，也是判断 Cell 存储数据的核心指标。（Vth 的物理机制详见 Read Level 介绍） 芯片中并非所有 Cell 共享同一个精确的 Vth 值——几百万个 Cell 的 Vth 聚合起来，会形成一种统计分布。这正是本文要讲的内容。 SLC（Single-Level Cell）每个 Cell 只存 1bit，只需要两种状态：擦除态（Erased） 和 编程态（Programmed）。 两种状态在 Vth 分布上表现为两个独立、清晰的分布峰。读取时只需在峰谷之间设置一个读取电压 RL1，通过比较每个 Cell 的 Vth 与 RL1 的大小，即可区分出 0 和 1。 TLC 的 8 峰分布 TLC（Triple-Level Cell）每个 Cell 存 3bit，3bit 共 8 种逻辑状态： 111 110 100 000 010 011 001 101 8 种状态在 Vth 分布上各占一个独立区间，呈现 8 个分布峰。相比 SLC，TLC 的峰更密、峰间距...