前言：把 HBF 拆开看第一篇里我们认识了 HBF，一句话：“NAND 版的 HBM”——把 NAND 用 TSV 垂直堆叠、贴近计算芯片、用宽接口喂饱 AI。上一篇又盘了 NAND 的家底：容量大、便宜、非易失，但写慢、寿命有限、读延迟比 DRAM 高约两个数量级。 现在，规范来了。第一篇写 HBF 时，它还是一条新闻；规范发布后，它就从”概念”变成了”图纸”——堆几层、怎么连、跑多快，全都有了白纸黑字的答案。 这篇我们把规范拆开，对着三个问题看：堆叠怎么堆？接口为什么选 UCIe？带宽三档怎么来的？ 一、规范速览先把要点列全： HBF 首个标准规范 发布：2026 年 8 月 4 日，FMS 2026（未来存储大会），SK 海力士与闪迪（SanDisk） 联合发布 公开方式：通过 OCP（开放计算项目） 以开放规范形式公开 堆叠：8 层或 16 层 NAND 容量：单堆栈最高 512 GB 带宽：Grade 1~3 三档，覆盖约 0.4~3.0 TB/s 接口：UCIe，连接 CPU/GPU 等计算芯片 另含：堆叠制程互连与电气特性、封装可靠性与制程指...

前言：该进”仓库”看看了前面几篇，我们把 DRAM 和 HBM 摸了个透：它们是计算芯片身边的”工作台”，快是快，但贵、容量小、一断电就忘事。 而 HBF 的主角——NAND Flash——就是第一篇里那个”仓库”：容量大、便宜、断电不丢数据。想真正理解 HBF 为什么这么设计，得先弄明白这座仓库本身：货（数据）怎么存、怎么摆、为什么便宜、又慢在哪。 这篇是 NAND 入门：只讲主干，把读者领进门。涉及物理细节和深入话题（浮栅结构、Vth 分布、Read Level、接口 Training 等），这篇点到为止，后续再开专题细聊。 一、一个 bit 怎么存：浮栅里的电子NAND 存 1 个 bit 的最小单元叫 Cell（存储单元），本体是一颗浮栅晶体管（Floating-gate MOSFET，FGMOS）：在普通晶体管的栅极里，多加一层”悬浮”的浮栅（Floating Gate）。往里注入电子，电子就被困在里面——不供电也跑不掉，这就是”非易失”的来源。 电子的多少会改变晶体管的阈值电压（Vth）：浮栅里电子越多，Vth 越高，晶体管越难导通。读取时施加一个判断电压，看导通与否...

前言：地基打好了，开始盖楼上一篇把 TSV 这部”电梯”的施工方案讲完了。地基有了，这一篇看 HBM 这栋楼是怎么盖起来的：内部结构长什么样、五代标准怎么演进、为什么快、又卡在哪。 一、HBM 结构解剖：一摞饼干 + 一块托底把一个 HBM 堆栈（Stack） 切开看，从上到下是： HBM 堆栈详细剖面：多层 DRAM Die + 底部逻辑 Die，TSV 贯穿、微凸点层层连接，整个堆栈躺在中介层上紧挨 GPU N 层 DRAM Die：垂直堆叠的 DRAM 芯片，薄得像饼干，层数从早期的 4 层一路加到 16 层； 逻辑 Die（Logic Die）：垫在最底下的一层特殊芯片，放着接口电路（PHY）和测试电路——对外的高速接口只做一份，DRAM Die 保持纯粹，堆多少层都不用重复； TSV：贯穿所有 DRAM Die 的铜柱”电梯井”，把各层数据引到逻辑 Die； 微凸点：层与层之间的”垫脚”，最底下再通过一排微凸点落到中介层上。 整个堆栈躺在中介层上、紧挨着 GPU——这就是第一篇那张示意图的”施工版”。 这个设计聪明在哪？分工：DRAM Die 只管存...

前言：该造电梯了第一篇介绍 HBM 时打过个比方：TSV 像”电梯井”，从上到下打穿整栋”芯片楼”，让数据不必绕远路。 上一篇我们钻进了 DRAM 芯片内部，看清了 Bank 和行缓冲；这一篇把镜头拉远，看芯片和芯片之间怎么连接——这部”电梯”到底是怎么造出来的。 一、为什么要”立起来”第一篇讲过”平铺的天花板”，这里换个角度再收敛一次。传统封装里，芯片之间靠基板上的金属走线相连，三大限制绕不开： 引脚数：想要宽接口就要几千个引脚，芯片边缘和封装根本摆不下； 走线长度：封装和主板上的走线动辄几厘米，越长越难提速； 信号完整性：线一多、频率一高，串扰、反射全来了，信号会”糊”。 其实”把芯片摞起来”的想法很早就有，老办法叫引线键合（Wire Bonding）：用细金线把上层芯片的焊盘和下层连起来。 问题在于：金线只能从芯片边缘引出，就像”只能从楼顶四角垂绳子”——数量有限（几百根基本到顶）、线是毫米级的弧线、寄生电感大，频率一高信号就”甩尾”。靠它做出上千位的接口？物理上没戏。 后来出现的倒装焊（Flip Chip） 算半个改进：芯片正面朝下、用凸点直接连基板，引脚不再挤在边缘...

一、SCA 是什么：一分钟看懂想象一条单向单车道的高速公路（传统 NAND 接口）：货车（数据）要过，客车（命令/地址）也要过，全挤在 DQ[7:0] 这 8 根线上轮流走。车道限速提得再高（IO 速度提升），客车还是得一辆辆排队过——车流中客车占比太高，数据”有效运力”就上不去。落到真实芯片上就是：NAND IO 速度一提再提，命令/地址传输时间却没能同步缩短，IO 效率反而被拖垮，成了存储性能的瓶颈。 SCA（Separate Command Address，命令地址分离）就是在旁边加修一条专用辅道（CA[1:0] 两根线）：客车全走辅道，主道只跑货车。 传统 NAND 接口 vs SCA 接口 这样多通道（way-interleaving）工作时：A 芯片在主道卸货的同时，B、C、D 芯片的”报单”已经在辅道上办完了——命令传输时间被”藏”进了数据传输时间里，总时间开销明显缩短。 一句话：SCA 把控制面（命令/地址）和数据面（页数据）彻底分开，控制面走 CA 总线，数据面仍走 DQ/DQS。新一代 NAND 产品陆...

前言：把内存芯片拆开看上一篇把带宽的账算清了：带宽 = 位宽 × 数据率。公式很简单，但结尾留了个悬念——位线、字线、Bank、行缓冲，内存条内部到底是怎么组织的？延迟到底花在哪？ 这一篇就打开内存芯片的外壳，看看里面的组织方式：Bank、行缓冲、三步访问时序、刷新，最后再把 SDRAM 到 DDR5 二十多年的演进史串一遍。 看完你会明白两件事：为什么内存延迟是几十纳秒而不是零；为什么每一代 DDR 都能”莫名”翻倍提速。 一、芯片内部：一座分阅览室的图书馆一颗 DRAM 芯片并不是一整块大阵列，而是切成了多个 Bank（存储库）——每个 Bank 都是一个独立的小阵列，自带一套行译码器（Row Decoder） 和灵敏放大器（Sense Amplifier），可以独立干活。 DRAM 芯片的组织方式：多个独立 Bank，每个 Bank 是行 × 列的单元矩阵，打开一行后整行数据进入行缓冲 再把一个 Bank 放大看：它就是第一篇讲过的 1T1C 单元排成的行 × 列矩阵。 字线（Word Line）：接一行单元的晶体管栅极，由行译码器驱动——选中一...

前言：给”马路”算账上一篇我们把金字塔的”纵向”逛完了——从不到 1ns 的缓存到 10ms 的硬盘，延迟差着 7 个数量级。这一篇换个维度：横向的带宽——金字塔每一层标的 GB/s，到底是怎么算出来的？ 第一篇我们说过：带宽像马路——宽度越宽、车速越快，单位时间通过的车越多。 当时只是打个比方。这一篇，我们把这条马路的数学补上： 带宽 = 位宽 × 数据率 就这一行公式，能算出内存条、HBM、SSD 的所有标称带宽。不信？我们一个一个来。 一、先搞懂两个词：位宽和数据率位宽：马路的宽度位宽（Bus Width），指总线一次能同时传多少个 bit。内存条是 64 位 —— 一次传 64 个 bit，也就是 8 个字节。 数据率：马路上车流的节奏数据率（Data Rate），指每秒能传多少”拍”（每拍传一个位宽的数据），单位是 MT/s（Mega Transfers per second，每秒百万次传输）。 DDR5-6400 名字里的”6400”，指的就是 6400 MT/s——每秒约 64 亿次传输。 二、DDR：为什么叫”双倍数据率”D...

前言：从砖块到大楼上一篇我们把三种存储单元拆开看了：SRAM 的锁存器、DRAM 的电容、NAND 的浮栅——那是”砖块”的故事。 但一台真实的计算机，从不会只用一种存储器。它把好几种存储器组装成一栋大楼：快的在上、慢的在下，贵的少放、便宜的多放，中间靠搬运工衔接。 这就是今天的主角：存储层级（Memory Hierarchy），江湖人称”内存金字塔”。 为什么要分层？因为世界上不存在又快、又大、又便宜的存储器。SRAM 快但贵，NAND 便宜但慢，谁也通吃不了——于是工程师让它们组队分工。 一、完整的金字塔：从寄存器到硬盘 完整的内存金字塔：寄存器、三级缓存、主内存、HBF、SSD 与硬盘——HBF 是新插入的层级 从上往下逐层看一遍。先说明：下面的数字都是典型量级，不同产品、不同年份差别很大，看数量级就好。 寄存器（Register）：CPU 内部直接装载数据的格子，延迟不到 1 纳秒，容量按 KB 甚至”个”来数——快到没朋友，也贵到没法按 GB 报价。 L1 / L2 / L3 缓存：全由 SRAM 组成。L1 延迟约 1ns、几十 K...

前言：兑现预告——差别就在”怎么存 1 个 bit”上一篇结尾我们说：接下来把”存储的最小单元”讲透——SRAM、DRAM 和 NAND，分别是怎么存 1 个 bit 的？ 你可能会想：这跟我有什么关系？关系很大。三种存储器的所有性格差异，几乎都写在它们的最小单元里： 为什么 CPU 缓存那么快，却只做得起几十 MB？ 为什么内存条隔几十毫秒就要”刷新”一次？ 为什么 SSD 断了电，数据还在？ 这三个问题的答案，都要从”存 1 个 bit”说起。 打个比方：存储器是大楼，存储单元就是砖块。砖块的形状和材质，决定了楼能盖多高、造价多贵、住得舒不舒服。今天我们就把三种砖块逐一拆开看。 一、SRAM：六个晶体管互相”锁死”SRAM（Static Random Access Memory，静态随机存取存储器），就是 CPU 里 L1/L2/L3 缓存的原材料。 它存 1 个 bit 的方式，是三种里面最”豪华”的——用 6 个晶体管（行话叫 6T 单元）。 两个反相器，首尾相接反相器（Inverter） 是个”说反话”的装置：输入 1 它输出 0，输入 0 它输...

前言：AI 时代，最难的不是”算”，而是”搬”你可能听过一个词：AI 大模型。这些模型的训练和推理，需要海量数据在芯片之间飞速流动。 有一个反直觉的事实：很多时候，限制 AI 速度的不是算力，而是数据搬运的速度。芯片算得再快，如果数据”喂”不上来，也只能干等。 为了打通这个瓶颈，存储行业最近推出了一个新概念——HBF（High Bandwidth Flash，高带宽闪存）。 但想真正理解 HBF，我们得先从最基础的内存说起：DRAM。 一、先认识 DRAM：计算机的”工作台”两种存储器：会”忘”的和不会”忘”的在进入正题前，先分清两类存储： 易失性（Volatile）：一断电，数据就没了，但速度非常快。代表就是 DRAM。 非易失性（Non-volatile）：断电后数据还在，但速度慢一些。代表是 NAND Flash（U 盘、SSD 里的那种）。 一个很形象的比喻： DRAM 就像工作台：放正在用的工具，伸手就拿，但收工后要清空。 NAND Flash 就像仓库：东西长期存放，但取用要走几步路。 内存金字塔：快慢贵廉的分工计算机里，存储是分层的，越靠上越快、越贵、容量越...