前言：该造电梯了

第一篇介绍 HBM 时打过个比方：TSV 像”电梯井”，从上到下打穿整栋”芯片楼”，让数据不必绕远路。

上一篇我们钻进了 DRAM 芯片内部，看清了 Bank 和行缓冲；这一篇把镜头拉远，看芯片和芯片之间怎么连接——这部”电梯”到底是怎么造出来的。

一、为什么要”立起来”

第一篇讲过”平铺的天花板”，这里换个角度再收敛一次。传统封装里，芯片之间靠基板上的金属走线相连，三大限制绕不开：

引脚数：想要宽接口就要几千个引脚，芯片边缘和封装根本摆不下；
走线长度：封装和主板上的走线动辄几厘米，越长越难提速；
信号完整性：线一多、频率一高，串扰、反射全来了，信号会”糊”。

其实”把芯片摞起来”的想法很早就有，老办法叫引线键合（Wire Bonding）：用细金线把上层芯片的焊盘和下层连起来。

问题在于：金线只能从芯片边缘引出，就像”只能从楼顶四角垂绳子”——数量有限（几百根基本到顶）、线是毫米级的弧线、寄生电感大，频率一高信号就”甩尾”。靠它做出上千位的接口？物理上没戏。

后来出现的**倒装焊（Flip Chip）**算半个改进：芯片正面朝下、用凸点直接连基板，引脚不再挤在边缘——但它解决的是”芯片到基板”这一段，芯片到芯片依然要绕。真正的垂直互连，得等 TSV。

所以要换方案：在芯片本体上打孔，上下直连。

二、TSV 是什么

TSV（Through-Silicon Via，硅通孔），就是一根贯通整片硅衬底的微型铜柱：

直径：微米级（约 5~10 μm）；
深度：几十微米（配合减薄后的芯片厚度）；
位置：直接从芯片的硅衬底里穿过，把上下两层的电路垂直连起来。

一根不够看？一片 HBM 的硅片里排着上千根这样的铜柱，间距只有几十微米——上千位的数据通道，就这么密密麻麻地”钻”在指甲盖大小的硅片里。

两片 Die 的 TSV 堆叠剖面：铜柱贯穿硅片，微凸点负责层间连接，上层 Die 已减薄到几十微米

对比一下：引线键合要从芯片边缘”绕出去”再”绕回来”，路径是毫米级；TSV 是垂直直连，路径是微米级——缩短了大约一千倍。这就是 HBM 敢把接口做到上千位的底气：连接不再是稀缺资源。

三、TSV 怎么造：六步工艺

在硅片里”种”出一根铜柱，大致要六步：

TSV 工艺流程：刻蚀出深孔 → 逐层"装修"孔壁 → 填铜磨平 → 背面减薄露出铜柱，最后键合

1. 深孔刻蚀（Bosch DRIE）

要在硅片上打出又深又直的孔，靠的是 Bosch DRIE（深反应离子刻蚀）：在真空腔里交替通两种气体——

SF6：负责”啃”硅，往下刻蚀；
C4F8：负责”涂保护膜”（钝化），护住已刻出的侧壁。

啃一口、护一层，再啃一口、再护一层……数千个循环下来，就得到一批深几十微米、笔直如井的孔。（这种脉冲式刻蚀的侧壁会有微小波纹，但完全够用。）

2. 沉积绝缘衬层

硅是半导体，铜要是直接贴着硅衬底，等于到处短路漏电。所以先在孔壁沉积一层薄薄的绝缘层（氧化硅类材料），把铜和硅隔开——相当于给电梯井装内壁。

3. 溅射阻挡层 + 种子层

再溅射一层阻挡层（挡住铜向硅扩散）和一层种子层（给接下来的电镀提供导电的”起跑面”）。

4. 电镀填铜

把晶圆浸进电镀液，铜离子顺着种子层往孔里长，直到把孔完全填实——实心铜柱机械强度好，导电也最优。

为什么偏偏是铜？导电好、电镀工艺成熟、和芯片里的金属布线同宗。但它有个毛病：铜原子会往硅里扩散（像墨水渗进纸），所以前面才要先垫绝缘衬层和阻挡层——这两步不是白做的。

5. CMP 找平

电镀完表面会凸起，用 **CMP（化学机械抛光）**把晶圆表面磨平，方便后续做布线、做键合。

6. 背面减薄 + 键合

TSV 打好后其实还”封着口”——铜柱埋在硅片内部。最后把晶圆背面研磨减薄（从几百微米磨到几十微米），铜柱尖端就露出来了；再把两片芯片键合到一起，电梯井正式贯通。

打孔的时机

顺带一提：孔可以在流程的不同阶段打——晶体管之前（via-first）、晶体管之后布线层之前（via-middle）、全部做完之后（via-last）。主流是 via-middle：先把晶体管做好、打孔、再做布线层，热预算和工艺兼容性平衡得最好。via-first 的孔要扛住后续所有高温工序，容易伤；via-last 要穿过已经做好的全部布线层，对准难度大——两头都难，中间刚刚好。

四、两种堆叠形态：2.5D 与 3D

孔有了，怎么”摞”？行业里分两种流派：

2.5D：并排躺在中介层上

芯片不直接叠，而是并排放在一块**中介层（Interposer）**上——一块带 TSV 和密集走线的硅转接板，负责在芯片之间高速连线。台积电的 CoWoS 就是这类工艺，AI 大芯片（GPU + HBM）几乎清一色用它。

为什么 HBM 不直接叠在 GPU 上？因为两者工艺不同：GPU 用最先进的逻辑工艺，HBM 用成熟的存储工艺，硬叠到一起良率会很惨。并排躺在中介层上，各自用各自的工艺，最后在封装里”会师”——这是当下成本与性能的最优解。

“2.5D”这个叫法很形象：比平面（2D）多了垂直方向的连线，但芯片本身还没叠起来，算半个 3D。

3D：芯片直接叠芯片

更进一步：上层芯片直接叠在下层芯片上，层间用 TSV + 键合直连。HBM 内部的多颗 DRAM Die、3D NAND 的层数堆叠，走的都是这条路。

层间键合有两种：

微凸点（Microbump）键合：层间垫一排几十微米的小焊球，是目前的主流做法；
混合键合（Hybrid Bonding）：无凸点，铜焊盘和介电层直接”焊死”（铜对铜直接键合），间距可以做得更密——3D NAND 的 CBA 结构（外围电路晶圆与阵列晶圆直接键合）已经量产在用，也被视为 HBM 后续增加层数的关键方向。

记一个直觉：微凸点是”点对点垫脚”，混合键合是”整面贴合”——后者更密、更薄、更省空间。

层数越堆越高时，凸点的”高度”和”间距”都会成为瓶颈：每层垫一排焊球，叠到 16 层厚度就失控了。混合键合更薄、更密、散热也更好——HBM 想继续往上加层，大概率绕不开它。

把本篇出场的几种互连方式放一起，收个尾：

互连方式	连接什么	间距量级	典型场景
引线键合	芯片边缘 → 引脚	毫米级	传统封装
倒装焊	芯片 → 基板	百微米级	CPU / GPU 封装
微凸点	Die ↔ Die	几十微米	HBM 堆叠、2.5D
混合键合	Die ↔ Die（整面）	约 10 微米级	3D NAND CBA、未来 HBM