前言：把 HBF 拆开看

第一篇里我们认识了 HBF，一句话：“NAND 版的 HBM”——把 NAND 用 TSV 垂直堆叠、贴近计算芯片、用宽接口喂饱 AI。上一篇又盘了 NAND 的家底：容量大、便宜、非易失，但写慢、寿命有限、读延迟比 DRAM 高约两个数量级。

现在，规范来了。第一篇写 HBF 时，它还是一条新闻；规范发布后，它就从”概念”变成了”图纸”——堆几层、怎么连、跑多快，全都有了白纸黑字的答案。

这篇我们把规范拆开，对着三个问题看：堆叠怎么堆？接口为什么选 UCIe？带宽三档怎么来的？

一、规范速览

先把要点列全：

HBF 首个标准规范

发布：2026 年 8 月 4 日，FMS 2026（未来存储大会），SK 海力士与**闪迪（SanDisk）**联合发布

公开方式：通过 OCP（开放计算项目） 以开放规范形式公开

堆叠：8 层或 16 层 NAND

容量：单堆栈最高 512 GB

带宽：Grade 1~3 三档，覆盖约 0.4~3.0 TB/s

接口：UCIe，连接 CPU/GPU 等计算芯片

另含：堆叠制程互连与电气特性、封装可靠性与制程指引、读写操作软件指引

再补两个背景：Google 和 Tenstorrent 已加入 HBF 联盟；NVIDIA、AMD 尚未加入。再加上”通过 OCP 公开”这个动作，发起来方想把它做成开放生态的意图很明显——这一点，在接口选择上体现得淋漓尽致。

还有个细节值得注意：规范不只定义了堆叠和接口，连封装可靠性、制程指引、读写软件指引都写了进去——这是一份奔着量产去的规范，不是概念验证。

二、堆叠结构：16 层 NAND 与贯穿的 TSV

HBM 怎么堆，HBF 就怎么堆：多层 Die 垂直摞起来，用 **TSV（Through-Silicon Via，硅通孔）**像电梯井一样从上到下打穿，把各层信号引到堆栈底部，再与旁边的计算芯片相连（TSV 的原理，第一篇讲 HBM 时已经展开过，这里不重复）。

规范给了 8 层和 16 层两个档位，这不是选择困难，而是给产品留弹性：层数少的版本成本低、良率好说话，层数多的版本容量顶满——同一套规范覆盖从入门到旗舰，和后面带宽分三档是同一个思路。

和 HBM 堆叠相同的地方：

同为 TSV 垂直堆叠；
同为近存直连——堆栈紧贴 CPU/GPU，数据不用跑长长的电路走线。

不同的地方更值得注意：

NAND 不需要刷新。DRAM 靠电容存电荷，必须周期性补电；NAND 靠浮栅囚禁电子，断电都不丢，自然也省掉了刷新开销；
读延迟差着量级。DRAM 读是纳秒级，NAND 读一页是微秒级——物理上就高了约两个数量级。这个差距 TSV 解决不了，HBF 的思路是”绕开”而不是”治好”（第四节细说）。

堆 16 层是什么概念？对比一下就直观了：HBM 堆 12~16 层 DRAM，单堆栈容量约几十 GB；而 HBF 堆 16 层高密度 3D NAND——上一篇说过，NAND 单 Die 做到 TB 级已经不稀奇——单堆栈就能站上 512 GB。同为”摞 Die”，NAND 的容量优势是实打实的。

至于 HBF 堆栈里有没有类似 HBM”逻辑 Die（Base Die）”的那一层来负责接口管理？规范尚未公布细节，本文不臆测，等后续版本见分晓。

三、UCIe：让裸片像乐高一样拼装

规范里连接 CPU/GPU 的接口叫 UCIe（Universal Chiplet Interconnect Express，通用芯粒互连）。这个缩写值得单独讲一节。

UCIe 是什么？ 一个裸片间（die-to-die）互连的开放标准，2022 年由 Intel、AMD、台积电、Arm、三星等十家公司联合发起。目标一句话说清：让不同厂商、不同工艺造出来的 chiplet（芯粒/小芯片），能像乐高积木一样拼在同一个封装里互相通信。

看看这份发起名单的成色：CPU 双雄、两大代工厂、IP 龙头——横跨了芯片产业的各个角色。这说明 chiplet 互连标准化不是某一家的私心，而是整个行业的共识。

先解释 chiplet：与其把一颗大芯片整体用最先进工艺硬造（贵、良率低），不如拆成多颗小裸片，各自用最合适的工艺，再拼到一起。UCIe 就是这些裸片之间的”接口标准”——没有它，A 家的裸片和 B 家的裸片各说各话，谁也拼不上谁。在它出现之前，各家都在搞自己的裸片互连方案，碎片化严重；UCIe 的使命就是把这一切收敛成一套通用标准。

版本演进一句话带过：1.0（2022）→ 1.1 → 2.0，2.0 开始支持 3D 封装下的互连——正好对上 HBF 这种立体堆叠的场景。

UCIe 连接示意：计算 Die 与 HBF 堆栈 die-to-die 直连；逻辑上两侧各有一套对等的分层协议栈

图里的分层协议栈也值得看一眼：最上面的协议层可以直接跑 PCIe、CXL 或 Stream 等现成协议——也就是说，UCIe 只管”裸片之间怎么传”，上层软件可以复用既有生态，不必重造轮子。这正是”标准化接口”的价值所在。

HBF 为什么选 UCIe？ 意义就在”开放”二字：UCIe 是多阵营共建的标准，不锁定某一家；HBF 规范本身又走 OCP 开放路线，两者气质一致——计算芯片厂商只要支持 UCIe，就有机会直连 HBF，不必被任何私有接口绑死。

四、带宽三档怎么来的

单颗 NAND Die 的接口速度是有物理上限的。当前行业里最激进的数字，恰好也出现在 FMS 2026 上：铠侠/闪迪的第 10 代 QLC 首次做到 4.8 Gb/s（Toggle DDR 6.0）。

掂量一下这个量级：单 Die 的接口速率撑死在个位数 Gb/s；而 HBF 顶配要的是 3.0 TB/s，折算约 24000 Gb/s——差着三四个数量级。靠单 Die 硬拉速度？物理上走不通。

HBF 换了个思路：不卷单 Die 速度，而是”宽接口 + 多 Die 并行”把总带宽堆出来：

8~16 层 Die 同时读，数据并行汇总；
UCIe 提供超宽的裸片间通道；
两者相乘，就是 Grade 1~3 从约 0.4 TB/s 一路堆到 3.0 TB/s 的顶配。

这里的”多 Die 并行”是 NAND 的老传统：Die 之间本来就相互独立，可以同时接收读命令、各自往外吐数据。打个比方：单车道上的车不快，但把 16 条车道并排修在一起，同时放行——总流量照样惊人。HBF 干的就是把这套并行机制接到一条足够宽的出口上。

三档怎么理解？最低档约 0.4 TB/s，已经比普通 SSD 高出一到两个数量级；顶配 3.0 TB/s，与 HBM 同一量级——一头是”容量性价比”，一头是”极致吞吐”，中间留出产品化的梯度空间。

为什么 NAND 也能”高带宽”？ 这里要分清带宽和延迟两回事：单个请求确实慢（微秒级），但只要场景是顺序读、且有大量 Die 并行，”一次慢”可以换来”一批多”——宽接口源源不断把数据搬走，单 Die 的慢就被掩盖了。

但写和擦除依然慢——页写、块擦的物理规矩一条没变。所以 HBF 从第一天起就定位读多写少：权重加载、专家参数这类”写一次、读无数次”的数据，才是它的主场。

至于中间档（Grade 2）具体落在哪个数值？规范尚未公布细节，本文不编数字。

五、和传统 SSD 对比：路径短了多少

最后把 HBF 和大家最熟悉的 SSD 放在一起，差别就直观了。

传统 SSD 的架构：NAND 阵列 → 独立控制器（跑 FTL、纠错、协议转换）→ PCIe 接口 → CPU。CPU 是”远端访问”：数据要先被控制器搬运、打包、走完协议栈，才能进出。具体拆开看，一次读取要经过的环节相当多：控制器从 NAND 读出数据、做纠错、打包成 NVMe 包、走 PCIe 电气链路、进主机后再由 CPU 跑完一遍协议栈，最后才落到内存里——每一跳都有延迟和开销。

HBF 的架构：NAND Die（TSV 堆叠）→ UCIe 直连 → CPU/GPU。去掉传统控制器，NAND Die 与计算芯片裸片级直连，物理路径和协议路径同时大幅缩短：数据从 NAND 出来，跨过几毫米的 UCIe 通道就直接进了计算芯片的地盘，中间没有”二传手”。

数据路径对比：传统 SSD 要经过控制器和 PCIe 的长链路，HBF 通过 UCIe 直连计算芯片

一张表收尾：

对比项	传统 SSD	HBF
组成	NAND + 独立控制器 + PCIe	NAND 堆栈 + UCIe 直连
数据路径	控制器中转 + PCIe 远端访问	die 级直连，近存
带宽	GB/s 级	约 0.4~3.0 TB/s（三档）
延迟	较高	中（读仍为微秒级）
定位	通用大容量存储	读多写少的近存层